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winbond w9751g6kb-25 ddr2 sdram

le w9751g6kb est un sdram ddr2 de 512 m bits, organisé en 8 388 608 mots x 4 banques x16 bits.

  • Marque:

    Winbond
  • Détails du produit

description générale


le w9751g6kb est un sdram ddr2 de 512 m bits, organisé en 8 388 608 mots x 4 banques x 16 bits. w9751g6kb est trié dans les classes de vitesse suivantes: -18, -25, 25i, 25a, 25k et -3. le -18 est conforme à la spécification ddr2-1066 (7-7-7). les pièces de qualité -25, 25i, 25a et 25k sont conformes aux spécifications ddr2-800 (5-5-5) ou ddr2-800 (6-6-6) (la qualité industrielle 25i qui est garantie pour supporter -40 ° c ≤ tcase ≤ 95 ° c). le -3 est conforme à la spécification ddr2-667 (5-5-5).


la température des pièces de qualité automobile, si elle est proposée, a deux exigences simultanées: la température ambiante (ta) entourant l'appareil ne peut pas être inférieure à -40 ° c ou supérieure à + 95 ° c (pour 25a), + 105 ° c (pour 25k) , et la température du boîtier (tcase) ne peut pas être inférieure à -40 ° c ni supérieure à + 95 ° c (pour 25a), + 105 ° c (pour 25k). les spécifications jedec exigent que le taux de rafraîchissement double lorsque tcase dépasse + 85 ° c; cela nécessite également l'utilisation de l'option d'auto-rafraîchissement à haute température. en outre, la résistance odt et l'impédance d'entrée / sortie doivent être déclassées lorsque tcase est & lt; 0 ° c ou & gt; + 85 ° c.


toutes les entrées de commande et d'adresse sont synchronisées avec une paire d'horloges différentielles externes. les entrées sont verrouillées au point de croisement des horloges différentielles (clk montant et clk descendant). tous les E / S sont synchronisés avec une paire de dqs asymétriques ou dqs-dqs différentiels de manière synchrone source.


traits

 alimentation: vdd, vddq = 1,8 v  0,1 v

Architecture architecture à double débit: deux transferts de données par cycle d'horloge

 latence cas: 3, 4, 5, 6 et 7

Length longueur de rafale: 4 et 8

 Des flashs de données différentiels bidirectionnels (dqs et dqs) sont transmis / reçus avec des données

 aligné sur les bords avec les données de lecture et aligné sur le centre avec les données d'écriture

 dll aligne les transitions dq et dqs avec l'horloge

 entrées d'horloge différentielle (clk et clk)

 masques de données (dm) pour écrire des données

 les commandes entrées sur chaque front clk positif, les données et le masque de données sont référencées aux deux bords des dqs

 Latence additive programmable postée prise en charge pour améliorer l'efficacité du bus de commande et de données

 latence de lecture = latence additive plus latence cas (rl = al + cl)

 réglage de l'impédance du pilote hors puce (ocd) et terminaison sur puce (odt) pour une meilleure qualité du signal

 opération de précharge automatique pour les salves de lecture et d'écriture

 modes de rafraîchissement automatique et de rafraîchissement automatique

 mise hors tension préchargée et mise hors tension active

 écrire un masque de données

 latence d'écriture = latence de lecture - 1 (wl = rl - 1)

 interface: sstl_18

 emballé dans une boule wbga 84 (8x12,5 mm2), en utilisant des matériaux sans plomb conformes à la norme RoHS




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